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厂家:无 | 种类:ECC核心 | ||
提供者:无 | 功耗:无 | 电压:无 | ||
电流:无 | 面积:无 | 温度:无 | ||
引脚数:无 |
特点: | -用户定义的生成多项式。 -允许使用不同的生成多项式进行实验,以实现最佳效果。 -用于不同原始多项式的可替换Galois字段乘子子模块。 -可用于缩短代码。 -在Altera的Stratix FPGA上达到> 200MHZ(= 1.6 Gbps) |
详细描述:
Reed Solomon编码器可合成IP内核,兼容G709,DVB1,DVB2标准。实现(n,k)代码,其中n-k = 16(支持8字节纠错功能的代码)。 Verilog的编写方式很容易针对n和k的不同值进行参数化。如果对参数化有兴趣,请告诉我,我将创建版本2核心。否则,核心“保持原样”可用于实现例如(255,239)或(204,188)代码。底层伽罗瓦域是具有原始多项式x ^ 8 + x ^ 4 + x ^ 3 + x ^ 2 + 1的GF(2 ^ 8)。